• IIANews微官网
    扫描二维码 进入微官网
    IIANews微信
    扫描二维码 关注微信
    移动客户端
  • English
2019全景工博会
嵌入式系统

MathWorks 通过 Universal Verification Methodology (UVM) 支持加快 FPGA 和 ASIC 验证速度

  2020年03月02日  

  MathWorks 今天宣布,HDL Verifier 从现已上市的 Release 2019b 开始提供对 Universal Verification Methodology (UVM) 的支持。HDL Verifier 能够让开发 FPGA 和 ASIC 设计的设计验证工程师直接从 Simulink 模型生成 UVM 组件和测试平台,并在支持 UVM 的仿真器(比如来自 Synopsys、Cadence 和 Mentor 的仿真器)中使用这些组件和测试平台。

  Wilson Research Group 的一项最近研究发现,48% 的 FPGA 设计项目和 71% 的 ASIC 设计项目依赖 UVM 进行设计验证。通常,算法开发人员和系统架构师在 MATLAB 和 Simulink 中开发新算法内容。然后,设计验证(DV)工程师在为 RTL 测试平台手工编写代码时使用 MATLAB 和 Simulink 模型作为参考,这一过程极其耗时。现在借助 HDL Verifier,DV 工程师可以从已经在 Simulink 中开发的系统级模型自动生成 UVM 组件,如序列或记分板。在为诸如无线通信、嵌入式视觉和控制等应用中使用的 ASIC 和 FPGA 设计而开发测试平台时,此方法可以减少验证工程师所花费的时间。

  "借助 Simulink,我们在手工编写生产 UVM 测试平台、测试序列和记分板上花费的时间可以减少大约 50%,从而有更多时间专注于突破性创新应用。"Allegro MicroSystems 的 ASIC 开发经理 Khalid Chishti 说,"我们针对汽车应用设计的 ASIC 依赖 UVM 进行生产验证,为这些设备开发算法曾是一项繁琐的任务,而 MATLAB 和 Simulink 对此进行了简化。"

  HDL Verifier 增添了一些新功能,例如,从 MATLAB 和 Simulink 中生成 UVM 组件、SystemVerilog 断言和 SystemVerilog DPI 组件,现在可向负责 ASIC 和 FPGA 生产验证的设计验证团队提供更多扩展性支持。这些设计验证团队原本通过在 SystemVerilog 中手工编写代码,进而在 HDL 仿真器中开发严格测试平台,现在,他们能够从现有 MATLAB 和 Simulink 模型直接生成验证组件,并重用这些模型加快创建生产验证环境的速度。

  "根据 Wilson Research 和 Mentor Graphics 的 2018 年功能验证研究,DV 工程师在开发测试平台中花费在 ASIC 和 FPGA 项目上的时间,大约占他们工作时间的五分之一。"MathWorks 首席 HDL 产品营销经理 Eric Cigan 说,"HDL Verifier 能够从现有 MATLAB 和 Simulink 模型生成 UVM 和 SystemVerilog DPI 组件,不仅可以提高 DV 工程师的生产效率,而且会增进系统架构师、硬件设计师与 DV 工程师之间的合作。"

图示:HDL Verifier从Simulink模型生成UVM组件©MathWorks

标签:MathWorks UVM我要反馈
最新视频
柯马MATE被动型外骨骼机器人   
RVW系列,让AGV智能搬运更自由   
福禄克
专题报道
2019第二十一届中国国际工业博览会
2019第二十一届中国国际工业博览会 本届工博会设立九大专业展,展会面积28万平方米,2610家展商参展,其中上海本地企业占比23%,兄弟省市企业和境外企业展位分别占比48%和29%,同期精彩活动50余场,吸引境内外专业观众18.2万人次,较去年同期增长4.5%。
企业通讯
液体分析全平台测量解决方案
液体分析全平台测量解决方案

Endress+Hauser推出的在线液体分析平台化产品Liquiline和数字智能传感器Memosens广泛地应用于,

Heartbeat技术在物位仪表上的应用
Heartbeat技术在物位仪表上的应用

本次会议将以物位仪表为例,着重介绍Heartbeat Technology心跳技术在各种不同测量原理的物位仪表中的应用。

在线会议

社区

欢乐斗牛 天易彩票注册 大赢家足球比分 银河娱乐集团 博盈彩票开户 手机网投平台 喵彩彩票注册 王者彩票开户 德克萨斯扑克网页版 湖北快3走势